Trotz der großen Anzahl von ICs mit JTAG (IEEE Std. 1149.1) Boundary Scan Registern (BSR), gibt es eine signifikante Anzahl von Mikroprozessoren und DSPs mit unzulänglichen oder ohne Boundary Scan Register. CoreCommander Micro greift bei diesen Bausteinen auf den On-Chip Debug Mode zurück und erhält somit die Möglichkeit auf die Access Ports des Controllers und die eingebundenen internen Peripheriecontroller zuzugreifen und „Kernel gesteuerte“ Tests auszuführen. Ähnliche Vorgehensweise wurde beim Einsatz von Fiel Programmable Gate Arrays (FPGAs) umgesetzt. Der Testingenieur kann über das JTAG Interface direkt auf die internen Ressourcen des Gate Arrays zugreifen. Unser CoreCommander FPGA Modul enthält ein Translater Interface, welcher es erlaubt, über unsere JTAG Hardware, die Kontrolle des embedded IP Cores, über das entsprechende Bus Interface (z.B. Wishbone, Avalon usw.), zu übernehmen.

Applikationen

CoreCommander Micro Routinen erlauben eine Erhöhung der Testabdeckung auch bei Baugruppen mit wenig oder sogar keine Boundary Scan fähige Bausteine (IEEE 1149.1 konform). CoreCommander Micro ermöglicht den Zugriff (lesen/schreiben) auf konfigurierten Speicherbereiche (intern/extern) des Processorcores und erlaubt den Test der Peripherie. CoreCommander FPGA greift auf bestehende IP Blöcke zurück, die evtl. für die eigentliche spätere Funktion des Bausteins konfiguriert wurden. Bausteine wie z.B. DDR Speicher Controller können jetzt über die JTAG Schnittstelle – Translator Block und dem entsprechenden Bussystem (z.B. Avalon oder Wishbone, angesteuert werden.