JTAG Technologies

We are boundary scan.

BSDL-Verifier

Mit unserem BSDL Verfier/Generator haben Sie die Möglichkeit die Syntax eines bestehenden BSDL Files (Boundary Scan Description Language)eines  einzelnen Boundary Scan Bausteins zu prüfen bzw. komplett zu erstellen, falls dieses nicht vorhanden sein sollte. Dies geschieht gemäß des IEEE 1149.1b Boundary Scan Standards. Das BSDL File beschreibt die Boundary Scan Merkmale des Bausteins, wie z.B. die Scan Register Läge, den ID Code oder die verfügbaren Befehlaufrufe usw.

  • Unterstützt bis zu 512 Signal Pins
  • Einfach zu verwendende Hard- uns Software
  • Erstellt ein BSDL-Modell auf Basis der Hardwarestruktur
  • Enthält  JT 3707-Controller

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Vorteile

Vorteile

  • Erstellen und Prüfen von Boundary-Scan Description Language (BSDL) Dateien auf Basis des vorhanden Bausteins.
  • Wizard leitet die Benutzer durch die Erstellung/Prüfung
  • Grafischer Editor zur interaktiven Vorbereitung der Pinliste für PGA- und BGA-Gerätepakete (wenn keine BSDL-Datei existiert)
  • Durch den Tabellenstrukturierten Editor können interaktive Pindefinitionen für andere Gehäuseformen erstellt werden (wenn kein BSDL File existiert)
  • Umfassende Report Funktionen: Zellenliste, Pinliste, Eingangs- und, Ausgangsliste, Registerinformationen
  • Unterstützung für eine breite Palette von Gehäuseformen: PGA, BGA, QFP, TSOP incl. Software zur automatischen Verdrahtung-/Netzlistengenerierung