Über Boundary-Scan | JTAG Technologies

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We are boundary scan.

Über Boundary-Scan

Was ist Boundary-Scan?

Boundary Scan, auch bekannt unter dem Begriff JTAG Boundary Scan, ist ein Verfahren zum Testen von bestückten Leiterplatten. Basis ist eine im Baustein implementierte Testlogik, die in den meisten IC’s von heute zu finden ist. Boundary San bietet die Möglichkeit festzustellen, ob der richtige Baustein verbaut und korrekt gelötet wurde.

Anwendungen

Zu den typischen Bausteinen, bei denen die Boundary Scan Technologie implementiert wird, gehören CPLDs, FPGAs, Mikroprozessoren, DSPs, ASICs, Buslogik, Telekom Encoder, SERDES, PHYs und Bridges (PCI/PCIe). 

Zahlreiche Bausteinhersteller wie z.B. Intel, Analog Devices, ARM, Freescale, NXP, PLX, ST, TI, Renesas, Xilinx, Altera, Lattice, Broadcom, Actel, um nur einige zu nennen, greifen auf die Boundary Scan Technolgies zurück und haben diese im Baustein implementiert

In der Praxis

Boundary-Scan-fähige Bausteine haben vier (optional fünf) zusätzliche Pins, den sogenannten Test Acess Port (TAP) Signalen:

  • TCK (Test Clock)
  • TMS (Test Mode Select)
  • TDI (Test Data In)
  • TDO (Test Data Out)
  • TRST (Test Logic Reset, optional)

Um die Infrastruktur auf der Leiterplatte einfach zu prüfen werden die Bausteine in der Regel in Reihe geschalten, d.h. der TDO Pin des ersten Bausteins wird mit dem TDI des nächsten verbunden. Diese serielle Verknüpfung der Bausteine wird auch als Scankette bezeichnet. 

Zur Aktivierung der Boundary Scan Logik muss TCK getaktet und TMS wie in der TAP Status Maschine beschrieben gepulst werden. Nachdem der Bounary Scan Mode aktiviert wurde, wird die eigentliche Core Funktion isoliert und ermöglicht die Steuerung der einzlenen Pins des Bausteins.

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